"....Грег Снайдер и Стэн Уильямс (Hewlett-Packard) успешно провели тесты с проводами толщиной 17 нанометров......" Вот этих мы видим, слышим и иногда осязаем их продукцию.
Исследователи из компании Hewlett-Packard, находящейся, по некоторым данным, на втором месте по количеству получаемых ежегодно в США патентов, сообщили, что ими разработан такой способ производства компьютерных чипов, который позволит увеличить их плотность в восемь раз с помощью нанотехнологий. Если использовать традиционный подход, то для этого понадобилось бы уменьшить линейные размеры элементов в 2,8 раза — с современных 65 нм до как раз 22 нм. Но в данном случае речь идет о другом: об использовании наночастиц вместо проводников, соединяющих транзисторы в интегральной схеме. Это, по словам НР, позволяет существенно повысить плотность интеграции и снизить энергопотребление.
При этом в НР уверены, что на коммерческое внедрение их разработки уйдет не так много времени, как на модернизацию технологий производства микросхем с 65-нм до 22-нм норм. Первыми продуктами, в которых она может быть применена, станут принтеры производства HP, а также некоторые решения для бытовой электроники. Внедрение технологии потребует от производителей внесения минимальных изменений в свой производственный процесс.
Реализовать технологию планируется в программируемых вентильных матрицах FPGA (field-programmable gate array). HP предлагает использовать структуру переключателей, состоящую из наночастиц, располагаемых поверх комплементарных металлооксидных полупроводников (КМОП) в соответствии с архитектурой, названной FPNI (field programmable nanowire interconnect). При использовании FPNI все логические операции производятся в КМОП, а передача сигналов происходит по наноструктуре, располагаемой над слоем транзисторов. Поскольку в традиционных FPGA 80-90% транзисторов используются для разводки сигнала, использование нанопроводников способно существенно повысить плотность и эффективность чипа.
Модель чипа с FPNI, продемонстрированная создателями, использует нанопровода шириной всего в 15 нм, соединяющие 45-нм КМОП, которые будут технологически доступны к 2010 году. Дальнейшее развитие технологии предусматривает доведение толщины нанопроводов до 4,5 нм, что позволит при применении 45-нм транзисторов уменьшить размеры FPGA почти в 25(!) раз в сравнении с используемыми сегодня FPGA, полностью состоящими из КМОП.
Автор